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AlteraStratixVGXFPGA实现了与PCIeGen3的兼容名列PCISIGIntegra

发布时间:2020-02-14 11:31:06 阅读: 来源:控制阀厂家

Altera Stratix V GX FPGA实现了与PCIe Gen3的兼容,名列PCI-SIG Integrators名录 - FPGA/CPLD - 电子工程网

现在可以为Stratix V和PCIe Gen3解决方案提供新的Altera DMA参考设计

Altera公司 今天宣布,其28 nm Stratix V GX FPGA已经收录在最新的PCI-SIG Integrators名录中,符合PCI Express (PCIe) 3.0规范(Gen3)要求。在最近的PCI-SIG实验室测试中,Stratix V GX FPGA成功通过了全部PCI-SIG兼容性和互操作性测试,包括Stratix V在内的所有三代器件都被收录在PCIe Integrators名录中。Cyclone V和Arria V器件含在1.1 (Gen 1)和2.0 (Gen2)名录中,Altera全系列28 nm器件所有三代产品现在均通过了PCI-SIG的PCIe兼容性认证。

今天同时发布的还有,为满足Stratix V客户无缝快速设计PCIe Gen3解决方案的需求,开发了Altera直接存储器访问(DMA)参考设计。Stratix V GX FPGA为PCIe Gen3应用提供了增强协议栈,这些应用对带宽要求非常高,要求以较低的成本和总功耗实现系统集成,提高灵活性。

Altera产品营销资深总监Patrick Dorsey评论说:“Stratix V FPGA被PCIe Gen 3 Integrators名录收录表明我们的高性能器件非常成功。高性能Stratix V和PCIe Gen3能够一起无缝工作,需要它们的客户现在可以充满信心的设计系统。此外,我们新的DMA参考设计简化并加速了高性能PCIe Gen3x8硬件的开发。”

Altera DMA参考设计重点突出了需要PCIe Gen3x8的Stratix V设计的功能。通过展示理论最大峰值带宽,参考设计表明Altera的Gen3解决方案几乎能够实现Gen3系统的全部带宽,或者Gen3数据速率。而且,通过展示高达11 GB/秒的同时读/写操作,设计显示了客户在实际实现时能够使用多大带宽。DMA参考设计的特性包括:

与实例设计一同工作的Linux驱动

峰值吞吐量(250MHz时,256位142周期)

7.1 GB/s:背靠背Tx存储器写256字节负载

7.0 GB/s:背靠背Rx读完成吞吐量

同时读/写操作:11.4GB/秒

面向PCIe Gen3的Altera Stratix V GX FPGA

Stratix V FPGA具有四个硬核PCIe Gen3x8知识产权(IP)模块。PCIe Gen3 IP模块支持x1、x2、x4和x8通路配置,每个通路传送速率高达8-Gbps,与前一版本的Gen2 x8相比,使用Gen3 x8通路,吞吐量提高了两倍。与相应的软核实施方案相比,Stratix V FPGA中的PCIe IP硬核模块节省了100,000多个逻辑单元。硬核PCIe Gen3 IP模块将PCIe协议堆栈嵌入到FPGA中,包括了收发器模块、物理层、数据链路层和会话层。Stratix V FPGA的PCIe Gen3 IP面向PCIe基本规范Rev 3.0、2.x和1.x。

Altera提供其全系列产品全面的PCI-SIG兼容解决方案,这些产品经过优化满足了关键应用需求。这些解决方案包括支持端点、桥接、交换和根端口功能的可配置PCIe IP内核和开发板。

供货信息

Altera Stratix V GX FPGA目前已经开始成品发售。Quartus II软件13.0版下载中提供DMA参考设计。

如果有其他问题,或者需要了解订购信息,请联系您当地的Altera销售代表或者授权代理商。

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